近日，KeyBanc Capital Markets的分析師John Vinh在一份面向投資者的報(bào)告中披露了當(dāng)前三大晶圓代工廠商在先進(jìn)制程方面的最新進(jìn)展：臺(tái)積電、英特爾與三星電子在2nm制程節(jié)點(diǎn)的良率存在顯著差異。

其中，臺(tái)積電的N2工藝當(dāng)前良率約為65%，預(yù)計(jì)在技術(shù)趨于成熟后可達(dá)到75%；英特爾的18A工藝則從上一季度的約50%提升至55%，并有望在今年下半年進(jìn)一步提高至65%至70%；三星電子的SF2工藝當(dāng)前良率則相對(duì)較低，僅約為40%。

良率是晶圓成功生產(chǎn)出可用芯片的比例，是評(píng)估工藝成熟度和量產(chǎn)能力的關(guān)鍵指標(biāo)，更高的良率意味著更高的生產(chǎn)效率與更低的制造成本，也是先進(jìn)制程大規(guī)模商用的前提，因此是晶圓代工廠實(shí)力的重要展現(xiàn)，目前英偉達(dá)、蘋果、高通等已鎖定幾乎全部臺(tái)積電2nm制程工藝訂單，英特爾的18A工藝也有望助推英特爾在今年內(nèi)推出Panther Lake處理器。

不過(guò)值得注意的是，“2nm工藝”這一術(shù)語(yǔ)，并不代表晶體管物理尺寸的具體數(shù)值。

事實(shí)上，“2nm”更像是一個(gè)用于標(biāo)示技術(shù)代際進(jìn)展的市場(chǎng)術(shù)語(yǔ)，已不再嚴(yán)格對(duì)應(yīng)晶體管尺寸本身。根據(jù)IEEE《器件與系統(tǒng)國(guó)際路線圖》的定義，2nm節(jié)點(diǎn)通常意味著晶體管的接觸柵極間距約為45納米（nm），金屬互連間距則約為20納米。相比上一代的3nm工藝，2nm制程在晶體管密度、功耗控制和計(jì)算性能方面都有顯著提升。

更高密度的晶體管布局不僅意味著更強(qiáng)的計(jì)算能力，也帶來(lái)了更低的能耗表現(xiàn)，從而顯著提升移動(dòng)設(shè)備的整體性能與續(xù)航體驗(yàn)。